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如何进行兼顾电源影响的DDR4信号完整性仿真

同步开关输出(SSO)引起的同步开关噪声(SSN)一直是信号完整性(SI)领域几十年来的热门话题(见下图)。一些人认为只有使用晶体管级模型的SPICE仿真才能提供DDR4等存储器接口所需的精度,以仿真在地址和数据总线上同时驱动多个信号。而即使使用SPICE仿真器和晶体管级模型,互连模型也需要包括信号、电源和地之间相互作用的细节。有些人认为这种模型只能使用矢量网络分析仪(VNA)从物理测试平台中提取。但是,如果您用一块生产好的PCB来执行物理模型提取,那么您已经处于产品开发周期晚期了,而大多数设计团队都希望在设计周期的早期进行这些仿真,以帮助优化电源分配网络、信号布线和内存控制器选择。



Cadence® Sigrity团队一直在推广兼顾电源的信号完整性分析方法。现在,我们又有了一些新的成果。然而,在进一步讨论之前,您可能需要花一些时间来阅读我们的白皮书“应对兼顾电源挑战的内存接口设计(https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/ic-package-design-analysis/sigrity-power-aware-tp.pdf),从而了解一下我们的流程。


这篇白皮书回顾了兼顾电源的信号完整性分析流程,该流程提取了系统的互连模型(如封装模型、PCB模型、连接器模型等),然后将它们与IBIS5.0+)器件模型级联,组成时域仿真系统。Sigrity SystemSI多年来一直支持这种流程:它使用Sigrity提取工具从物理layout中提取PCB/封装模型,再将模型分配到各个模块以连接每个模块的信号、电源和地,然后使用类似SPICE的仿真器来运行时域仿真以生成用于后处理的波形。通过提取出的包含电源网络的互连模型、将适当的电源引脚从驱动缓冲器连接到接收缓冲器、以及在时域仿真中使用兼顾电源的IBIS模型,就能仿真出包含电源网络的非理想供电效应的信号完整性结果。




只要时域仿真器可以处理大型、复杂的系统级仿真,并且所有模型都被正确提取,以及连接电源接地引脚的返回电流路径也是正确的,那么该流程就可以正常工作。


不幸的是,互连模型的庞大规模(即S参数)会导致仿真时间过长。当信号和电源网络一起被提取用于并行总线设计时,电路板和封装的S参数会有数百个端口。假如S参数模型在DC上没有信息,那么当S参数模型在低频范围内的表现不佳时,时域仿真便会遇到收敛问题。


另外,当设计团队从这种类型的仿真中获得结果时,他们还会面临调试设计问题的挑战:因为一旦封装和电路板模型被提取,layout中的所有物理信息都会丢失。因此,如果SI工程师想要纠正系统时域仿真方面的问题,他们就不得不重新回到layout进行更改,并再次提取模型。显然,这对于“what-if”分析并不理想。


我们能否拥有一种兼顾电源的信号完整性仿真流程,避免使用模型提取并降低时域仿真收敛失败的可能性呢?答案是肯定的。现在Sigrity SystemSISPEED 2000可以协同工作,使这一设想对于SI工程师而言成为可能。在Sigrity新的工作流程中,SystemSI不再从layout中提取模型,而是采用新模块直接连接到电路板或封装layout的方式。一旦启用流程,使用混合求解器的FDTD仿真将直接在后台的SPEED 2000中执行(见下图)。仿真完成后,仿真结果将返回到SystemSI以进行后处理和测量。对用户而言,界面和设置过程与使用提取模型的流程相同。




这两个流程的关键区别在于,新流程不是使用类似SPICE的仿真器,而是使用混合求解器的FDTD方法进行时域仿真。


该流程使设计团队能够通过直接访问封装或电路板layout来执行“what-if”分析,降低互连模型的复杂性,并使时域仿真收敛问题得到解决。


现在,您可能想知道我们白皮书中讨论的方法是否已经不再需要。也不尽然。如果您在设计周期晚期,并且有一些VNA提取的模型,那么这是使用基于模块的互连模型方法的绝佳时机。但是,如果您仍处于设计验证阶段,有权访问layout并期望进行修改,那么直接的FDTD仿真方法可能会是更好的选择。



如您想了解更多Cadence最新的前沿技术或获取详细技术资料,请发邮件至e-news@u-c.com.cn索取,也可拨打4007-188-616与我们联系。


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